顶层是SDRAM，底层FLASH，几乎交叠，在交叠处有不少线是通过电源层走的，SDRAM的125M CLK 的两倍频跟三倍频会超标较严重，寻求解决方法！
顶层是SDRAM，底层FLASH，几乎交叠，在交叠处有不少线是通过电源层走的，SDRAM的125M  CLK 的两倍频跟三倍频会超标较严重，寻求解决方法！
疑问：都说高速数字PCB设计时影响EMC的重要因素就是电流的回流路径及环路面积，最好做到最小话；现因成本问题只能用到四层板，也只好利用电源层来走线。现出现超标的部分比较多，100M到200M之间普遍较高，有些许频点会超标；125M CLK的时钟两倍频，三倍频会严重超标。
问一：在测CLK及SDRAM 数据脚波形时，都是以SDRAM的附近刮出一个地来测量波形，此时测量的波形信号完整性还算可以，但如果以远处的共地来测量的话，波形形状一致，但电压严重过标了。（供电3.3V，近地时peak--peak大致4.3V,远地时则有5.5V之多）；这样的问题反馈的是否就是所谓的共模电流带来的EMC现象。而共模的引起则是电源层走线带来的回流路径严重变坏？
问二：都说屏蔽和接地是实在没办法之后考虑的方案；我们有液晶背光板的引线，跟提供电源的引线，引线数目很多；用频谱仪测得的大致，也是CLK的125M 两倍频跟三倍频的频点特别高。线上套磁环固然可以降低，但总觉得不是最好的选择，而且空间也很难容许。如果只在电源线上加磁珠，是否会有效果？其他的数据线应该也是照样可以携带电磁波出去的啊，又该如何解决？
问三：方案上去耦电容都是用0.1uF的电容，可很多材料上说其频率范围较低，是否该取用0.01u的电容，或加用呢？这个对消除问题会有帮助么？
因为测下EMC的费用较高，所以很多疑点也都集中在脑子了。上次有用频谱仪进行大致的摸底，可发现很怪异。在频谱仪上看到明显加个电容效果好点，可实际测时反而超标更严重。甚是疑惑
总觉得理论还是不够懂，与实际分析老是冲突。还是高手们指点一二啊，项目较急，拜求高手们啦！！！！！

个人觉得用4层板本身就是很不合理，因为你们SDRAM数据线和CLOCK线肯定没有很好的镜像面；况且还竟然走在电源层，这是很忌讳的；不改板子估计很难解决，是四层板，建议如下：信号层，电源层，地层＋少量信号，信号层
１）SDRAM的clk线放到第３层；２）SDRAM下面的电源层尽量完整的把SDRAM的数据线割在里面；3）SDRAM电源多加去藕100nF电容；4）引线接口在PCB板上加滤波电路； 5）考虑屏蔽，因为4层板肯定有很强的NOISE出来，所以在框体四周考虑良好的接地，用铝箔，导电泡棉之类的。

如果板子很难改动的话,建议在最上层加大地面积,在配合金属铝隔离罩进行屏蔽,会有很好的效果.

我很疑惑，：为什么讲走线放到地层呢？地层不是更加重要么？
很多时候可以没有电源层，但必须要有完整的地层啊

SDRM走线跳到第一层，SDRM的CLK只能走第四层，第三层放GND PLANE,电源层不要走线。

问一：不好答，共模干扰太空泛了，引起的原因也有很多种，地环路干扰，信号本身的特性，反射等问题都会引起共模干扰的问题
问二：电源上加磁珠只能虑掉电源线的干扰，不过问题恐怕不在电源
液晶信号线一般接受的是LVDS，那还是用普通的方法，信号线成对绞起来，主板Layout也要注意，不行的话在LVDS上加共模电感
问三：电容值越大，谐振频率就越小，滤波电容可以用一大一小配对使用（一般用0.1u+1000p)

另外layout地层上走线是大忌，对于楼主说的信号和CLK实在要走到电源层，建议在线的周围加ground guarde trace,走线最长的部分尽量参考地层

如果说信号和CLK实在要走到电源层，就更不建议在线的周围加guarde trace，因为ESD测试时放电就会直接到guarde trace上，最容易耦合到线上。
通常的情况线周围不加guarde trace时，ESD测试时，静电就会分布到多种路径，减少静电荷，而避免直接受损。
楼主到底是什么样产品？四层板应该不至于那么难布线，你们的LAYOUT工程师应该好好改改，不至于非得把信号线走到地层上，从来没有听过地层要分割或者走线的。
clock线走第四层，第三层为地，是最好的了。已经是最好的镜像面了，根本没理由去做其它选择。
关键看你们的LAYOUT工程师在第二层的VCC上如何做文章了，如何分割GND与VCC了。
还有，如果clock走第四层，它两层都有地了，因为第三层为地，另外一面一般是机箱，而且还是绝对参考地呢，产生的磁力线正好利用金属的屏蔽能力解决。

请教个题外话：经常听到电脑主板或显卡采用6层板，8层板什么的，PCB真的有这么多层组成呀，层之间绝缘是如何处理的呀？  

一般是四层或六层，八层我没做过。
你去问问PCB 生产厂的，他们是做工艺的。

四层板 层与层之间好象是环氧压层玻璃纤维  绝缘的 厚度在2.7mil 左右
电源和地层之间是Core层  是种网状纤维的绝缘层  增加PCB板硬度的 好象还和热传有关系 厚度47mil左右
电源和地层是1盎司的铜  厚度大概1mil
表面布线层1.9mil

125M 多半是網路設備裝置 最難修改的頻率  .....

Quote:

引用第11楼aluminu于2008-11-15 17:33发表的  :
125M 多半是網路設備裝置 最難修改的頻率  .....

楼主都说是SDRM的CLK问题，你别扯远了。

我想 改過網路設備EMI 的 皆知  10/100/1G 內部的 LAN部份 多半會帶出 125M的倍頻

這是可驗證的............. 

Quote:

引用第13楼aluminu于2008-11-15 21:32发表的  :
我想 改過網路設備EMI 的 皆知  10/100/1G 內部的 LAN部份 多半會帶出 125M的倍頻

這是可驗證的.............

这个当然是不错的。10/100M主频是25。1000M是125。
可这和SDRAM是两回事，你别搞错了.
难道240M FAIL就一定是USB吗？

幾個建議方案 :
                a. SDRAM and Flash與Main chip放在同一層且盡可能靠近Main Chip.

                b. SDRAM clock與main chip之間的trace越短越好,且不要穿層(走在同一層上)

                c. 測一下附近的ripple是否很高(尤其是VCC and GND),依您所述,可能有broad band noise在
          100~300MHz左右,如真有此band,則建議先解決VCC and GND的問題(VCC過高,請以高容
          電值電容解決;GND ripple過高則運用接地性或隔離性解決,此部份要看實測狀況,有些時候增
          加接地性可能無效,因為可能在那附近的ripple過高,此時就不適合接地性,反而適合隔離解決)

                d. 於SDRAM靠近Main chip端加Bead(選Z and R交叉點在100~200MHz之間且impedance在
          100 ohm以下,impedance不要太大,以免影響Vpeak level) and capacitor(約10p~27pF左右
          ,而且要看是否影響到function)

                e. Data trace靠近Main chip端加約22 ohm左右的電阻

        f.  增加LCD panel與Main board之間的接地性

        g. 兩個不同的電源層上利用100pF~1000pF左右的電容接在一起

        h. Main chip / SDRAM / Flash的下一層應為GND plane

                i.  Trace儘可能不要走到VCC plane,因為他們為高速數碼電路,若不得以,則將此區域挖空給
          這些線路走線用

        j.  減少LCD的RGB trace的走線距離,並遠離高速數碼電路

        k. LCD背光引線遠離Main board,且一定要遠離幾個主要的IC; 看一下拔掉引線後,
                    100~200MHz的band是否會變低,如果會的話,則在LED+ and -纏成絞線且更要遠離Main
                    Board; 也可試著在LED+ and LED-加high u 電容解決,不過要注意是否影響影像

        l.  電源引線的源頭利用Scope量一下ripple是否過高,若過高則在源頭加Bead or
                    Common mode choke or Capacitor解決,若無法則需加Core.

    以個人經驗覺得可能跟SDRAM clock無關,應該跟LCD訊號有關,不過因為無實際參與您的測試,
  無僅能依您所述判斷,